FPGA學(xué)習(xí)之高速ADC采集
2017-5-18 21:43:03??????點擊：
ADC(Analog-to-Digital Converter,模擬-數(shù)字轉(zhuǎn)換器)在硬件電路中是經(jīng)常見到的器件，音頻信號的采集、溫度的采集等等，凡是涉及到模擬信號轉(zhuǎn)數(shù)字信號的電路，都會用到ADC。
ADC的種類很多，有積分型的、逐次比較型的、SAR型的等等，各有各的優(yōu)缺點及用途。一般根據(jù)實際的項目需求來選擇ADC型號。
ADC有一個重要參數(shù)就是位寬，什么8位的、12位的、16位的，這其實就是ADC的分辨率，最小能分辨的輸入電壓大小。假設(shè)ADC的位寬為8位，參考電壓為5V，最小分辨率為：1/2565V=0.0195V=19.5mV。如果實際項目需要對mV級別的模擬信號進行采集，那么8位的ADC滿足不了需求，這個時候需要找更高位的ADC。
在實際的設(shè)計中，一個8位的ADC，其有效位并沒有8位。由于芯片生產(chǎn)工藝的原因、電路設(shè)計的原因、電路板布局的原因等等，在這些因素的影響下，一個8位的ADC，其最后的2-3位是波動的，這個時候最后的2-3位是沒有意義的，所以一個8位的ADC真正用到的只有高5-6位。
ADC還有一個常用的參數(shù)是采樣率，采樣率即一秒所能采的點的個數(shù)。在這里涉及到一個知識點：采樣定律，根據(jù)內(nèi)奎斯特采樣定律可知，當(dāng)采樣頻率大于等于兩倍的輸入信號的頻率時，可從采集到的數(shù)據(jù)中恢復(fù)出原始信號。但是在實際的應(yīng)用中，對一個正弦波進行采樣時，采樣頻率至少是輸入信號的10倍，這樣可以采集到一個完整周期的正弦波信號。
ADC的指標(biāo)還有好多，比如參考電壓、帶寬、精度等等，剩下的大家再細細研究哈，這里小編就不一一講解了~~~~
下面我們來看看今天的主要內(nèi)容
這是今天用到的ADC采集電路，從圖中可以看出，ADC采集芯片為TLC5540，且其輸出為8根數(shù)據(jù)線，或者也可以說是并行輸出。
還是和之前一樣，找TLC5540的數(shù)據(jù)手冊，根據(jù)數(shù)據(jù)手冊進行FPGA編程。
TLC5540是一個8位的高速ADC，其最大采樣率為40MHz。
這是TLC5540芯片的時序，從圖中可以看出，當(dāng)OE(輸出使能)=0時，在時鐘的下降沿，可得到一個8位的數(shù)據(jù)，這個數(shù)據(jù)就是輸入的模擬電壓轉(zhuǎn)化之后對應(yīng)的數(shù)字量。
下面我們根據(jù)這兩幅圖進行FPGA的編程，在FPGA電路板中，系統(tǒng)時鐘為50M，我們將其2分頻為25M作為ADC的采樣時鐘。這個時候根據(jù)上面提到的采樣率至少為輸入信號頻率的10倍原則，所以輸入信號的最大頻率為2.5MHz的正弦波。
對代碼進行全局綜合編譯之后，開始分配引腳，引腳分配結(jié)束之后，我們今天使用Quartus ii的另一種工具：SignalTap II Logic Analysis，即Altera公司的一款內(nèi)置邏輯分析儀，通過該功能，我們可以得到FPGA硬件運行的實際效果。但是它也有一個弊端，需要消耗FPGA的邏輯單元。
點開之后，會出現(xiàn)下圖所示的界面，該界面中紅色框標(biāo)注的是比較重要的部分。
1，硬件仿真器
2，需要添加的觸發(fā)信號，一般以系統(tǒng)時鐘為觸發(fā)信號
3，需要觀察的信號，將自己所需的信號添加即可
以上三步設(shè)置完畢之后，保存，然后退出該界面，再次進行全局編譯，編譯無誤之后，將程序下載入FPGA中，下載完成之后，再次打開該界面，然后點擊手動運行圖標(biāo)，便可觀察到FPGA實際運行的時序效果圖。
第一張圖的輸入信號頻率為2.5MHz，第二張圖的輸入信號頻率為1MHz，第三章圖的輸入信號頻率為100kHz。從以上三張圖中可以看出，輸入信號的頻率越小，一個輸入信號周期內(nèi)采集的數(shù)據(jù)越多，波形越完整，也就是越逼近與實際波形。
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